UFS 4.0 协议分析器
产品
概述
数据表
推介会
应用
说明
PGY-UFS4.0-PA，UFS 协议分析器是业内首个可运行并经过测试的 UFS4.0 协议分析器。 它提供跨 MPHY、UniPro 和 UFS 协议层的协议数据捕获和调试功能。 它能对 UFS、UniPro 和 MPHY 层进行即时解码，并能灵活地在这些协议层之间关联解码数据。 PGY-UFS4.0-PA 支持 PWMG1 至 HSG5B 数据速率以及两个 TX 和两个 RX 通道解码。 有源探头对被测设备（DUT）的电子负载最小，捕捉协议数据时不会影响被测设备的性能。 PGY-UFS4.0- PA 协议分析仪支持双线数据。 对 UniPro 和 UFS 数据进行全面的即时解码，可验证 UFS 主机和设备之间的通信。
PGY-UFS4.0-PA 协议分析仪允许设计和测试工程师深入了解 UFS 主机和设备通信。 基于 MPHY/UniPRO/UFS 数据包的触发允许捕获和分析特定协议数据。 PGY-UFS 协议分析器可即时提供 UFS、UniPro 和 MPHY 层的解码，并与 MPHY、UniPro 和 UFS 层相关联。
I3C 协议分析仪和练习器数据表
主要特征
- 支持v1.0/v1.1规格
- 能够将其配置为主站或从站。
- 能够配置 BCR、LVR 和 DCR 寄存器。
- 同时生成 I3C 流量和总线协议解码。
- 可选的合规性测试规范 (CTS) 测试脚本支持。
- 支持传统的 I2C 从站和主站。
- 生成不同的 I3C SDR 和 HDR 数据包。
- 支持 IBI 和热插拔功能。
- 错误注入，例如 CRC 错误、奇偶校验错误和 ACK/NACK 错误。
- 可变 I3C 数据速度和占空比。
- PMIC 设备支持符合 JEDEC DDR5 规范要求。
- 裕度测试能力：电压和时序变化。
- 仪器和主机之间连续传输协议数据。
- 协议解码总线时序图。
- 协议活动的列表视图。
- 协议解码中的错误分析。
- 能够编写练习器脚本以组合不同数据速度的多个数据帧生成。
- USB2/3主机接口。
- 支持 Python 或 C++ 语言的自动化应用程序接口
*v1.1 仅支持单通道命令
多域视图
多域视图在单个 GUI 中提供 I3C 协议活动的完整视图。 用户可以使用 GUI 或脚本轻松设置分析仪以生成 I3C/I2C 流量。 用户可以从设置菜单中设置不同的触发条件，以捕获特定事件的协议活动并解码主设备和从设备之间的转换。 解码结果可以在时序图和具有自相关功能的协议列表窗口中查看。 状态机视图提供主设备和从设备之间状态机的切换，以进行设计验证。 这种全面的信息视图使其成为业界最佳的产品和易于使用的 I3C 协议活动调试解决方案。
锻炼者
PGY-I3C-EX-PD 支持使用 GUI 和脚本生成 I3C 流量。 用户可以使用 GUI 执行简单的流量生成来测试 DUT。 基于脚本的 GUI 提供了模拟现实世界中完整预期流量（包括错误注入）的灵活性。 在下面的示例脚本中，用户可以生成 I3C 流量，如下所示：
脚本行 #10：将系统频率设置为 500KHz，占空比设置为 50%，CLK 到数据延迟设置为 10ns（默认），开始重新启动设置时间设置为 20ns（默认）
脚本行#12：SETMWL
脚本行 #13：将系统消息间隔设置为 16us
脚本行 #14：SETMRL
时序图和协议列表视图
时序视图提供 SCL 和 SDA 信号图以及总线图信息。 在数字定时波形上叠加协议位有助于轻松调试协议解码数据。 光标和缩放功能可以方便地分析时序图中的协议是否存在任何时序错误。
协议窗口提供每个状态下的解码数据包信息以及所有数据包详细信息以及数据包中的错误信息。 协议列表窗口中选定的帧将在时序视图中自动关联，以查看数据包的时序信息。
强大的触发能力
PGY-I3C-EX-PD 支持自动、简单和高级触发功能。 分析器可以触发任何协议数据包，例如广播、定向或私人消息。 高级触发提供了监控多个触发条件的灵活性，并且可以设置多个状态触发机。
PGY-I3C-EX-PD 规格
主要规格
Exerciser | |
Configurable | 1 Master + 3 Slaves or 1 Secondary Master + 2 Slaves |
I3C/I2C Traffic Generation | Custom I3C/I2C traffic generation (Simulate real world network traffic) |
SCL Frequency | 1Hz to 12.5MHz Note: Prodigy device supports up to 10MHz at 1V frequency as a slave |
Configurable Voltage Level Drive | 0.9V to 3.4V Steps: 0.9-1.27V (In steps of 5mV) 1.27-1.95V (In steps of 10mV) 1.95-3.4V (In steps of 30mV) |
Heat Join | Yes, supported |
IBI | Yes, supported |
CCC Support | All CCC are supported in the Master slide. All CCC are supported in Slave except SETXTIME, ENTTM, ENTAS* |
SCL Duty Cycle variation | User Defined (In Fine resolutions of 10ns) |
SCL & SDA Delay | User Defined (In Fine resolutions of 18ps) |
Delay between two messages | User Defined (In Fine resolutions of ns, us, ms and seconds) |
Error injection | S0 to S5 types of errors specified in BBC specifications CRC errors in DDR traffic. Preamble errors in DDR traffic ACK/NACK Errors (Slave) Master Abort. Non-Standard Frames. Non-Standard Start, Stop and HDR exit patterns, slave reset Save and Load Scripts. |
API Support | Support for Automation of operation using Python or C++ |
Protocol Analysis: | |
Supports | I3C & I2C protocol decode |
Protocol Views | Timing Diagram View Protocol Listing View Bus-Diagram to display Protocol packets with timing diagram plot |
Protocol Trigger | Auto (Trigger on any packet) Simple (Trigger on user defined I3C or I2C packet) |
Capture Duration | Continuous streaming Protocol Data to host HDD/SSD |
Protocol Error Report | S0 to S5 types of errors specified in the I3C specifications CRC errors in DDR traffic Preamble errors in DDR traffic ACK/NACK Errors (Slave) Master Abort Non-Standard frames Non-standard Start, Stop and HDR exit patterns. |
Host Connectivity | USB 3.0/2.0 interface |
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